La società sudcoreana di semiconduttori fabless Panmnesia sta avanzando nell'integrazione CXL e UAL/Ethernet.Meta distribuisce DRAM legacy su nuovi server tramite CXL per espandere la capacità di memoria e aumentare la velocità del sistema.
Il Compute Express Link (CXL) è un'estensione del bus PCIe, originariamente basata su PCIe 5.0 e ora compatibile con PCIe 6.0 e 7.0 standard. Il CEO di Panmnesia, Myoungsoo Jung, ha osservato che l'industria credeva da tempo che gli switch collegati alla CPU avrebbero indotto una latenza di accesso alla memoria inaccettabile.rendendo impracticabili i dispositivi multi-headed scalabili e costringendo la distribuzione diretta di MHDHa chiarito che tali problemi di latenza derivano dall'immaturità iniziale del CXL piuttosto che dalle limitazioni standard intrinseche e svaniranno con la maturazione dell'ecosistema.Gli interruttori CXL di nuova generazione della società forniscono, a bassa latenza e prestazioni stabili.
Panmnesia presenterà il suo controller CXL ottimizzato di nuova generazione e il switch abilitato al Port-Based Routing (PBR) all'ISCA 2026.I primi progetti CXL hanno riutilizzato PCIe IP con buffer di livello indipendenti e controllo del tempo separato, causando pesanti costi di sincronizzazione cross-layer e una latenza aggiuntiva.
Il nuovo controller di Panmnesia® adotta buffer condivisi a livello trasversale per eliminare la maggior parte delle spese generali, con ulteriori ottimizzazioni specifiche per livelli per una minore latenza.PCIe tradizionale e CXL iniziale si basano su Routing basato sulla gerarchia (HBR) limitato alle topologie dell'alberoIl nuovo switch supporta sia le modalità PBR che quelle HBR.
L'espansione della memoria CXL convenzionale utilizza MHD diretti alla CPU con una scalabilità limitata.supporto stabile fino a 64 nodi collegati nelle prove.
Panmnesia ha lanciato i chip di switch di fusione PCIe 6.4-CXL 3.2 pre-release.Panmnesia e Meta presenteranno articoli consecutivi alla sessione dell'industria ISCA 2026 del 29 giugnoIl documento di Panmnesia discute di un controller CXL a bassa latenza e di un interruttore PBR per tessuti centrati sulla memoria.la sua soluzione di distribuzione CXL full-stack per data center a iperscala.
Di fronte a scarse forniture di memoria, costi in aumento e ritardi di consegna, il team Vistara di Meta propose di riutilizzare i DDR4 DIMM ritirati insieme alla memoria DDR5 locale del server tramite interconnessioni CXL standard.Questo approccio consente un'espansione della memoria a costi quasi zero, prestazioni operative più elevate e minori emissioni di carbonio.
L'adozione lenta del CXL nell'industria è causata dalla bassa larghezza di banda della memoria CXL, dall'alta latenza e dal sovraccarico del tempo di esecuzione.I dati di produzione di MetaShow mostrano che la memoria estesa CXL offre una larghezza di banda 10 volte inferiore e una latenza del 60% superiore rispetto alla memoria localeInoltre, la maggior parte delle soluzioni CXL commerciali integrano la DRAM con i controller e non hanno il supporto DDR4, bloccando il riutilizzo della memoria legacy.
Meta risolve questi punti critici attraverso la co-progettazione hardware-software. ha sviluppato il Vistara CXL ASIC personalizzato ottimizzato per il riutilizzo della DRAM, l'efficienza energetica e la bassa latenza.una soluzione TPP (Transparent Page Placement) potenziata che regola dinamicamente i rapporti di memoria locale/espansa e automatizza le configurazioni specifiche del carico di lavoro, disattivando la memoria CXL per carichi di lavoro sensibili alla latenza.
Il documento convalida pienamente il valore pratico del CXL e i significativi miglioramenti delle prestazioni in vari carichi di lavoro.La soluzione di Meta® riduce il disaggregato del server di inferenza ML del 25% e riduce la latenza media della cache distribuita del 29%.
L'ISCA 2026 si svolgerà dal 27 giugno al 1o luglio a Raleigh, negli Stati Uniti.
Fonte: CXL commuta le GPU di ponte, la memoria e altri dispositivi di sistema.Collegamento ultraacceleratore (UAL), un rivale di NVIDIA NVLink, consente l'interconnessione tra acceleratori di alta velocità di AI tra fornitori.
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